? 從 4 個輸入中的 1 個進行雙 PLL 頻率轉換

? DPLL 可編程帶寬 0.09mHz- 4KHz    

? 數(shù)控振蕩器模式，頻率步進分辨率高達0.001 ppt, 相位調(diào)整精度< 1ps    

? 輸入時鐘無中斷切換，支持自動或手動模式，切換時鐘產(chǎn)生的最大相位差僅 25 ps    

? 具有<0.5 ns輸入至輸出延遲變化的內(nèi)部ZDB模式    

? 支持JESD204B/C 協(xié)議

? OTN/PTN    

? BBU/RRU    

? 支持 SyncE 的 100/200/400G/800G 交換機/路由器    

? 小型蜂窩    

? 加速卡

? 較低的相位噪聲可最大限度地降低誤碼率，并增加 56G/112G PAM4 I/O 系統(tǒng)的設計余量    

? 更好的信號完整性可提高設計裕量并縮短上市時間    

? 更高的時鐘樹集成度可減少系統(tǒng) BOM 并提高整體可靠性